Vue générale de la puce d'interface UART PCI de Brainboxes

Brainboxes BB16PCI958

Le BB16PCI958 contient huit UARTS (Universal Asynchronous Receiver-Transmitters) avec une interface hôte pour une connexion directe à un bus PCI. Une fois installé et configuré par le système d’exploitation hôte, il fournit une interface de programmation de huit octets qui peut être configurée pour être identique à celle de l’UART TL16C550A de Texas Instruments. Il peut être configuré pour répondre aux exigence des applications RS232 ou RS422/485.

Principales Caractéristiques

  • Interface sans électronique de liaison au bus PCI
  • Jusqu’à huit UARTs sont enregistrés et fonctionnellement compatible avec TL16C550 ou TL16C750
  • Compatible avec les pilotes de périphériques 16C750/550/450 existants
  • PCI 2.1, 2.2, 2.3 et 3.0
  • Supporte les deux PCI 3.3V et 5.0V
  • Conception de faible puissance
  • Les données de configurations sont détenues dans un petit EEPROM Série à faible coût. 

Améliorations de l'UART:

  • Clock prescaler allows more baud rate options
  • Les niveaux de FIFO lisibles et les niveaux de déclenchement réglables augmentent la performance du pilote de périphérique
  • Programmable "synchronisation factor" permet un taux de baud superieur a fclock/4
  • L'extension à la norme enregistré Serie est robuste et facile a utiliser.

Les UART dans le BB16PCI958 sont enregistrés et compatibles avec le TL16C750 ou TL16C550A. Le TL16C750 est une amélioration retro-compatible du TL16C550A. Le TL16C550A est une amélioration retro-compatible du TL16C450. Le TL16550A est un UART largement soutenue dans l’industrie avec des FIFO d’envoie et réception de 16. Les pilotes de périphériques sont conçus spécialement pour que le BB16PCI958 puissent utiliser les caractéristiques supplémentaires tels que les FIFO plus importants, des niveaux de FIFO lisibles, et programmer individuellement les niveaux de déclenchement des FIFO. Les UART convertissent en format RS-232 les données sur différentes lignes d’émission et de réception. Les données de série entrantes malformées sont signalées aux données dans le FIFO de réception. L’état de l’UART peut être trouvé à n’importe quel moment en lisant les registres des statuts, et les lignes de contrôles du modem peuvent être contrôlées individuellement. 

Bien que le fonctionnement en mode interrogé soit possible, l’UART sera généralement utilisé sur une base d’interruption de l’hôte. Le système d’interrupteur est conçu pour permettre une gestion efficace des demandes du service d’interruption de l’UART, par exemple en utilisant le registre prioritaire d’identification des interruptions, des niveaux de FIFO lisibles, et des niveaux de déclenchement réglables. La logique interne d’émission et de réception fonctionne à un facteur de synchronisation programmable de 4x, 8x, 16x de débit baud série. L’horloge interne est obtenue en divisant une horloge de référence par un diviseur entier de 1 à (216-1). De cette façon, l’UART peut accueillir un débit série allant jusqu'à 5 500 000 baud (en utilisant une horloge d’entrée de 22 MHz).

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